摘要：對符號定時恢復(fù)環(huán)路、載波恢復(fù)環(huán)路算法進(jìn)行了分析和仿真，提出了寬帶多速率解調(diào)器的總體結(jié)構(gòu)和同步的硬件實現(xiàn)方案.根據(jù)QPSK信號的特點，對載波同步算法進(jìn)行了簡化.對實現(xiàn)的解調(diào)器樣機(jī)進(jìn)行了性能測試和分析．測試結(jié)果表明,該解調(diào)器可以工作在2-45 MS／s符號速率下，當(dāng)符號速率小于10 MS／s時，中頻環(huán)路的誤碼性能指標(biāo)與理論值之差小于1 dB；當(dāng)符號速率大于10MS/s時，中頻環(huán)路的誤碼性能指標(biāo)與理論值之差小于1．6dB．
關(guān)鍵詞：寬帶多速率解調(diào)器；定時同步；載波同步

    解調(diào)器作為數(shù)字接收機(jī)中的關(guān)鍵部分，對通信系統(tǒng)的整體性能有著重要的影響．隨著多媒體業(yè)務(wù)的發(fā)展，對無線通信寬帶傳輸?shù)男枨笤絹碓酱�，而無線信道環(huán)境是時變的，為了適應(yīng)在不同的信道條件下傳輸不同的業(yè)務(wù)，作者研究了寬帶多速率QPSK解調(diào)器中的關(guān)鍵算法，給出了基于SPW的性能仿真結(jié)果．在此基礎(chǔ)上,研究了寬帶多速率解調(diào)器的FPGA實現(xiàn)方案，并對研制的樣機(jī)進(jìn)行了性能測試．

1 寬帶多速率解調(diào)器算法設(shè)計
1．1符號定時恢復(fù)環(huán)路
    傳統(tǒng)的符號定時恢復(fù)環(huán)路采用模擬器件(如VCO)控制A／D采樣時鐘實現(xiàn)同步采樣．在寬帶多速率條件下，改變采樣時鐘將帶來相位抖動，從而影響接收機(jī)的性能．因此，異步采樣的符號定時恢復(fù)結(jié)構(gòu)逐漸得到了廣泛應(yīng)用．圖1為異步采樣的符號定時恢復(fù)原理框圖.

    插值器的任務(wù)是根據(jù)幾個連續(xù)輸入的采樣點x(mTs)，計算出插值點y(kTi)的值，并且完成采樣率轉(zhuǎn)換．常用的插值器包括線性內(nèi)插器、分段拋物線內(nèi)插器和立方拉格朗日內(nèi)插器.
    在采樣率相對較低的情況下，立方拉格朗日內(nèi)插器在性能和復(fù)雜度上可以達(dá)到良好的折衷．
    定時控制器用于產(chǎn)生插值器的基點，并且計算小數(shù)間隔μk，它可以由累減的NCO和小數(shù)間隔μk產(chǎn)生單元實現(xiàn).
    定時誤差檢測器采用Gardner算法.由于該算法每個符號只需2個采樣點，并且符號定時誤差的提取與載波恢復(fù)無關(guān)，因此已經(jīng)被廣泛應(yīng)用于數(shù)字解調(diào)器的設(shè)計中．
1．2 載波恢復(fù)環(huán)路
    圖2為基于解旋轉(zhuǎn)的載波恢復(fù)環(huán)路的原理框圖．相位誤差檢測器采用基于最大后驗概率的相位誤差檢測算法。其算法表達(dá)式為

式中I和Q為兩支路信號的硬判決．該算法為判決反饋型,因此可以在較高信噪比下獲得好的檢測性能.

1．3 基于SPW的同步環(huán)路性能仿真
    用SPW軟件對系統(tǒng)進(jìn)行建模．A／D采樣率設(shè)為96 MHz，對于2和8MS／s符號速率的采樣信號分別進(jìn)行12倍和4倍的CIC抽取，對于32和45MS/s符號速率則旁路CIC濾波器．圖3為用SPW仿真得到的2～45 MS/s符號速率QPSK信號的誤比特率(PBER)與Eb／No關(guān)系曲線．仿真結(jié)果表明，在低速率條件下，采用上述算法，Eb／No的損失小于0．5 dB；在高速率條件下，Eb／No的損失為1．0dB.

2 寬帶多速率解調(diào)器的實現(xiàn)
    設(shè)計的寬帶多速率解調(diào)器框圖如圖4所示，本振和A／D采樣的時鐘信號都不受反饋環(huán)路的控制，符號定時恢復(fù)和載波恢復(fù)由FPGA全數(shù)字實現(xiàn).圖中略去了自動增益控制(AGC)環(huán)路、鎖定檢測、數(shù)字時鐘管理等模塊，這些模塊在設(shè)計中均已經(jīng)實現(xiàn)．設(shè)計使用的芯片為xilinx公司生產(chǎn)的VirtexⅡXC2V1000-5 FPGA．

2．1 多速率調(diào)整單元的實現(xiàn)
    由于要求設(shè)計的寬帶多速率解調(diào)器需要在2～45 MS／s符號速率可變的QPSK信號下正常工作，因此模擬I-Q解調(diào)器后的模擬低通濾波器需要按照最大符號速率時所占用的30 Mtz帶寬設(shè)計.對于較低符號速率，由于模擬部分無法濾除寬帶噪聲，需要在FPGA中設(shè)計數(shù)字低通濾波器．另一方面，由于采用了固定時鐘異步采樣的符號定時恢復(fù)結(jié)構(gòu)，在低符號速率條件下，需要對采樣數(shù)據(jù)進(jìn)行抽取，減少數(shù)據(jù)處理量，從而降低FPGA芯片功耗.因此，設(shè)計中在A／D采樣后進(jìn)行了CIC抽取，濾除寬帶噪聲，并且調(diào)整采樣率.圖5為速率調(diào)整單元示意圖．其中，CIC濾波器實現(xiàn)整數(shù)倍抽取，抽取倍數(shù)L與符號速率和采樣速率之比有關(guān)，插值器實現(xiàn)小數(shù)倍抽取.這種CIC濾波器與插值器相結(jié)合的結(jié)構(gòu)，使得只要對基帶信號的采樣率滿足采樣定理，設(shè)計的解調(diào)器在理論上都可以采用統(tǒng)一的結(jié)構(gòu)實現(xiàn)，需要改變的僅僅是CIC抽取倍數(shù)以及定時控制器的參數(shù)．

2．2 符號定時恢復(fù)電路的實現(xiàn)
    插值器是變系數(shù)的FIR濾波器，其系數(shù)可以由兩種方法產(chǎn)生：一種是在線計算方法；另一種是將系數(shù)存儲在ROM里，然后由量化的小數(shù)間隔μk進(jìn)行查表．前者通常選擇多項式插值器，因為這類插值器可以由Farrow結(jié)構(gòu)實現(xiàn)．